С выпуском 10 нм технологии, компания сможет в 2,7 раза увеличить плотность транзисторов, по сравнению с 14 нм продуктами. Это стало возможным благодаря уменьшению контактной площадки затвора с 70 нм до 54 нм, а контактной площадки проводника с 52 нм до 36 нм. В результате логическая плотность транзисторов составляет 100,8 миллиона штук на квадратный миллиметр, что вдвое больше, чем у конкурирующих 10 нм решений.

Кроме того, переход на меньшую технологию позволит на четверть увеличить производительность при 45% снижении энергопотребления. Дальнейшее совершенствование 10 нм технологии, известное как «10++», увеличит производительность ещё на 15%, снизив потребление энергии на дополнительные 30%.